Verilog HDL数字系统设计与应用 - 应用型人才培养系列教材 - 中国高校教材图书网
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书名： |
Verilog HDL数字系统设计与应用
应用型人才培养系列教材
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| ISBN： | 9787560668871 |
条码： | |
| 作者： |
叶俊明
相关图书
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装订： | |
| 印次： | 1-1 |
开本： | 16开 |
| 定价： |
￥49.00
折扣价：￥46.55
折扣：0.95
节省了2.45元
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字数： |
437千字
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| 出版社： |
西安电子科技大学出版社 |
页数： |
296页
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| 发行编号： | 5606 |
每包册数： |
9
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| 出版日期： |
2023-8-10 |
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| 内容简介： |
本书是根据高等院校电子信息工程技术类专业的授课要求编写的。全书共9章，主要内容包括硬件描述语言与可编程逻辑器件、Vivado和Quartus Prime的使用、Verilog HDL的基本语法、行为描述的语法、基本组合逻辑电路设计、基本时序逻辑电路设计、有限状态机的设计、IP核、实验指导（含14个实验）。本书将知识点的讲解与例题、习题和实验相结合，由浅入深地讲述了EDA数字系统设计的方法和思路，旨在提高读者的Verilog HDL数字系统设计与应用水平。
本书系统性强，内容丰富，概念清晰，通俗易懂，可作为电子信息、通信技术、微电子、人工智能、物联网应用技术等专业的本科及高职高专学生的教学用书。
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| 作者简介： |
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| 章节目录： |
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第1章 硬件描述语言与可编程逻辑器件 1
1.1 硬件描述语言 1
1.2 数字系统设计流程 2
1.2.1 设计输入 3
1.2.2 综合 3
1.2.3 布局布线 4
1.2.4 仿真 4
1.2.5 编程/配置 4
1.3 可编程逻辑器件 4
1.3.1 可编程逻辑器件的发展 5
1.3.2 Xilinx FPGA 5
1.3.3 FPGA设计中的选型原则 6
习题 8
第2章 Vivado和Quartus Prime的使用 9
2.1 Vivado软件使用 9
2.2 Quartus Prime软件使用 20
习题 26
第3章 Verilog HDL的基本语法 27
3.1 Verilog模块 27
3.1.1 Verilog HDL模块声明 28
3.1.2 Verilog HDL端口定义 28
3.1.3 Verilog HDL内部信号类型声明 28
3.1.4 Verilog HDL逻辑功能定义 29
3.2 基本语法要素 30
3.3 常量 32
3.3.1 整数型常量 32
3.3.2 实数型常量 33
3.3.3 字符串 34
3.4 数据类型 34
3.4.1 逻辑状态 34
3.4.2 网络 35
3.4.3 寄存器 36
3.4.4 向量 37
3.5 运算操作符 39
3.6 赋值语句 44
3.6.1 过程赋值语句 44
3.6.2 持续赋值语句 46
习题 46
第4章 行为描述的语法 48
4.1 过程语句 48
4.1.1 initial语句 48
4.1.2 always语句 49
4.2 块语句 51
4.2.1 串行块语句begin-end 51
4.2.2 并行块语句fork-join 52
4.3 条件语句 53
4.3.1 if-else语句 53
4.3.2 case语句 55
4.4 循环语句 58
4.4.1 for语句 59
4.4.2 repeat语句 60
4.4.3 while语句 60
4.4.4 forever语句 61
4.4.5 循环退出说明 61
习题 61
第5章 基本组合逻辑电路设计 63
5.1 Verilog HDL数字电路设计方法 63
5.1.1 元件例化描述 63
5.1.2 数据流描述 69
5.1.3 always语句描述 70
5.1.4 Verilog HDL层次化设计 72
5.2 数据选择器(mux)的设计 78
5.2.1 基于元件例化的mux设计 78
5.2.2 基于数据流描述的mux设计 83
5.2.3 基于always语句描述的
mux设计 83
5.3 编/译码器的设计 85
5.3.1 4-2编码器设计 85
5.3.2 译码器设计 94
5.4 比较器的设计 97
5.5 七段共阳数码管译码器的设计 100
5.5.1 共阳数码管的硬件介绍 100
5.5.2 共阳数码管的程序设计 101
习题 109
第6章 基本时序逻辑电路设计 110
6.1 锁存器 110
6.1.1 基本RS锁存器设计 110
6.1.2 同步复位锁存器设计 112
6.1.3 异步复位端锁存器设计 118
6.2 D触发器 124
6.2.1 边沿D触发器设计 124
6.2.2 同步复位边沿D触发器设计 126
6.2.3 异步复位边沿D触发器设计 127
6.3 计数器 129
6.3.1 同步复位计数器设计 129
6.3.2 异步复位计数器设计 133
6.3.3 带加载端的计数器设计 137
6.4 分频器 145
6.4.1 同步复位二进制分频器设计 146
6.4.2 异步复位二进制分频器设计 149
6.4.3 带加载端的二进制分频器设计 152
习题 157
第7章 有限状态机的设计 158
7.1 有限状态机 158
7.1.1 摩尔型状态机 158
7.1.2 米里型状态机 158
7.2 有限状态机的表示与描述 159
7.2.1 有限状态机的状态图画法 159
7.2.2 有限状态机的描述方法 159
7.3 模6计数器的Verilog HDL描述 160
7.3.1 模6计数器的一段式描述 160
7.3.2 模6计数器的两段式描述 161
7.3.3 模6计数器的三段式描述 163
7.3.4 模6计数器的仿真激励 164
7.4 状态的编码 165
7.4.1 状态编码的分类 165
7.4.2 状态编码的定义 166
7.4.3 状态编码的设计建议 167
7.5 序列检测器的Verilog HDL描述 167
7.5.1 序列检测器的三段式摩尔型
状态机描述 168
7.5.2 序列检测器的三段式米里型
状态机描述 169
7.5.3 序列检测器的仿真激励 170
7.6 动态显示电路的Verilog HDL描述 171
7.6.1 动态显示电路的工作原理 172
7.6.2 动态显示的状态机描述 173
7.6.3 动态显示的仿真激励 175
7.7 数/模转换器DAC0832的
Verilog HDL描述 175
7.7.1 DAC0832的工作模式 176
7.7.2 DAC0832的Verilog HDL描述 176
7.7.3 DAC0832的仿真激励 181
习题 182
第8章 IP核 184
8.1 IP核概述 184
8.2 乘法器IP核 184
8.2.1 Math Functions工具箱 184
8.2.2 乘法器IP核的使用 185
8.2.3 乘法器IP核的例化 189
8.2.4 乘法器IP核的仿真 191
8.3 Clocking IP核 194
8.3.1 Clocking IP核概述 194
8.3.2 Clocking IP核的配置 194
8.3.3 Clocking IP核的例化 197
8.3.4 Clocking IP核的仿真 199
8.4 DDS IP核 201
8.4.1 DDS IP核概述 201
8.4.2 DDS IP核的配置 202
8.4.3 DDS IP核的例化 206
8.4.4 DDS IP核的仿真 207
8.5 创建IP核 209
8.5.1 IP核的创建与使用步骤 209
8.5.2 一位全加器IP核代码设计 209
8.5.3 一位全加器IP核的创建 211
8.5.4 一位全加器IP核的例化 213
8.5.5 一位全加器IP核的仿真 216
习题 216
第9章 实验指导 218
实验一 与非门设计 218
实验二 一位全加器设计 220
实验三 3-8译码器设计 223
实验四 BCD译码器设计 227
实验五 D触发器设计 231
实验六 模10计数器设计 235
实验七 流水灯控制器设计 238
实验八 按键消抖的Verilog HDL描述 242
实验九 秒表的Verilog HDL实现 246
实验十 动态显示 253
实验十一 简易数字钟设计 259
实验十二 四人抢答器设计 267
实验十三 DDS正弦波信号发生器设计 277
实验十四 UART串口通信控制器设计 282
参考文献 287
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